基于FPGA的IRIG—B码调制解调实现

２０１２年８月第４期　现代导航　・３０５・　基于ＦＰＧＡ的ＩＲＩＧ—Ｂ码调制解调实现　张建春，任记达　（中国电子科技集团公司第二十研究所，西安７１００６８）　摘要：旨在设计一种基于ＦＰＧＡ的ＩＲＩＧ．Ｂ码的时间系统。该系统采用ＦＰＧＡ作为主控器，　利用精准时间信息触发ＩＲＩＧ—Ｂ模块，完成ＩＲＩＧ—Ｂ码（ＤＣ码）的调制。在ＤＣ码的基础上，使　用容错设计，解调出时间信息。使用ＶＨＤＬ语言进行全数字设计，所有功能都由硬逻辑实现，保　证了Ｂ码信号沿的准确。软件仿真和示波器以及实际运行表明：系统设计达到了预期目标，定时　精确可靠。　关键词：时间码；ＩＲＩＧ－Ｂ；数字调制解调　中图分类号：ＴＮ７９州　文献标识码：Ａ　文章编号：１６７４—７９７６一（２０１２）０４．３０５。０４　Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ　ｏｆ　ｌＲＩＧ—Ｂ　Ｍｏｄｕｌａｔｉｏｎ　ａｎｄ　Ｄｅｍｏｄｕｌａｔｉｏｎ　Ｂａｓｅｄ　ｏｎ　ＦＰＧＡ　ＺＨＡＮＧＪｉａｎｃｈｕｎ，ＲＥＮＪｉｄａ　Ａｂｓｔｒａｃｔ：Ａｎ　ＩＲＩＧ—Ｂ　ｃｏｄｅ　ｔｉｍｅ　ｓｙｓｔｅｍ　ｂａｓｅｄ　ｏｎ　ＦＰＧＡ　ｉｓ　ｄｅｓｉｇｎｅｄ　ｉｎ　ｔｈｉｓ　ｐａｐｅｒ．ＦＰＧＡ　ｉｓ　ｓｅｌｅｃｔｅｄ　ａｓ　ｔｈｅ　ｍａｓｔｅｒ　ｃｏｎ仃ｏｌｌｅｒ．　Ｂ－ｆｏｒｍａｔ　ｃｏｄｅ　ｍｏｄｕｌｅ　ｉｓ　ｔｒｉｇｇｅｒｅｄ　ｂｙ　ｐｒｅｃｉｏｕｓ　ｔｉｍｅ　ｉｎｆｏｒｍａｔｉｏｎ，ａｎｄ　ＤＣ　ｃｏｄｅ　ｍｏｄｕｌｔｉａｏｎ　ｉｓ　ｆｉｎｉｓｈｅｄ．Ｔｉｍｅ　ｉｎｆｏｒｍａｔｉｏｎ　ｉｓ　ｄｅｍｏｄｕｌａｔｅｄ　ｂｙ　ｒｅｖｉｓｉｎｇ　ｅｒｒｏｒ　ｄｅｓｉｇｎ　ｏｎ　ｈｅ　ｂａｓｉｔｃ　ｏｆ　ＤＣ　ｃｏｄｅ．Ｗｈｏｌｅ　ｄｉｇｉｔ　ｄｅｓｉｇｎ　ｉｓ　ｕｓｅｄ　ｂｙ　ＶＨＤＬ，ａｌｌ　ｆｕｎｃｔｉｏｎ　ｍｏｄｕｌｅｓ　ｐｒｏｖｉｄｅ　ｂｙ　ｈａｒｄ　ｌｏｇｉｃ，ＳＯ　ｔｈａｔ　ｔｈｅ　ｒｉｓｉｎｇ　ｅｄｇｅ　ｏｆ　Ｂ－ｆｏｒｍａｔ　ｃｏｄｅ　ｉｓ　ａｃｃｕｒａｔｅ　ａｎｄ　ｅａｃｈ　ｒｉｓｉｎｇ　ｅｄｇｅ　Ｃａｎ　ｂｅ　ｕｓｅｄ　ａｓ　ｒｅｆｅｒｅｎｃｅ　ｐｏｉｎｔ．Ｔｈｅ　ｄｅｓｉｇｎ　ｈａｓ　ｂｅｅｎ　ｖｅｒｉｉｅｄ　ａｆｎｄ　ｔｅｓｔｅｄ　ｔｈｒｏｕｇｈ　ｓｉｍｕｌａｔｉｏｎ　ａｎｄ　ｏｓｃｉｌｌｏｓｃｏｐｅ，ｔｈｅ　ｐｒａｃｔｉｃａｌ　ａｐｐｌｉｃａｔｉｏｎ　ｐｒｏｖｅｓ　ｔｈａｔ　ｔｈｅ　ｅｘｐｅｃｔｅｄ　ｇｏａｌｓ　ａｒｅ　ａｃｈｉｅｖｅｄ　ｐｅｒｆｅｃｔｌｙ　ｎｄ　ｔａｈｅ　ｔｉｍｉｎｇ　ｉｓ　ｐｒｅｃｉｏｕｓ　ｎｄ　ａｄｅｐｅｎｄａｂｌｅ．　Ｋｅｙ　ｗｏｒｄｓ：Ｔｉｍｅ　Ｃｏｄｅ；ＩＲＩＧ－Ｂ：Ｄｉｇｉｔａｌ　Ｍｏｄｕｌａｔｉｏｎ　ａｎｄ　Ｄｅｍｏｄｕｌａｔｉｏｎ　两种，其格式和码元定时在文献１中有详细描述。　１　ＩＲＩＧ—Ｂ码介绍　我国靶场测量、工业控制、计算、通信、气象　等时统和测试设备均采用国际标准ＩＲＩＧ．Ｂ格式的　时间码（简称Ｂ码）作为时间同步标准。ＩＲＩＧ（美　国靶场仪器组）时间标准有两大类：一类是并行时　间码：另一类是串行时间码。并行码传输距离较近，　Ｂ型码有以下主要特点：携带信息量大，适用于远　距离传输；接口标准化，国际通用等。下面主要介　绍的是Ｂ码（ＤＣ）的调制解调实现。　且是二进制，因此远不如串行格式广泛。ＩＲＩＧ共有　六种格式，即Ａ、Ｂ、Ｄ、Ｅ、Ｇ、Ｈ。它们的主要差　别是时间码的帧速率不同，ＩＲＩＧ—Ｂ即为其中的Ｂ　“０”　型码。Ｂ码分为直流码（ＤＣ码）和交流码（ＡＣ码）　类型１　收稿日期：２０１２．０４．１１。　・３０６・　现代导航　２０１２芷　Ｂ码利用脉宽调制方式进行调制和解调。图１　中类型一的码元表示０，类型二的码元表示１，类　型三的码元表示尸标志位。Ｂ码的一帧的长度为１ｓ，　每帧含有１００个码元，每个码元长度为１０ｍｓ。一帧　以监测到连续的两个Ｐ位开始。一帧数据里有１０　｝’＿　　『１０１Ｕ　ｍｓＳ－　ｌ　个Ｐ位，１０个Ｐ位分别位于第０，９，１９，２９…８９，　９９位上。一帧Ｂ码里含有当前时刻的年信息、天信　息、小时信息、分信息、秒信息及目前时刻位于当　天的第几秒ＴＯＤ（ｔｉｍｅ　ｏｆｄａｙ），还可从当前接收到　的是第几个码元从而准确地获知当前时刻的百分　之一秒信息。它们均用ＢＣＤ码来表示。Ｂ码的第２，　３，４，５位表示秒的个位数，７，８，９位表示秒的　十位数，１１，１２，１３，１４位来表示分的个位数，ｌ６，　１７，１８位来表示分的十位数，２ｌ，２２，２３，２４位　来表示时的个位数，２６，２７位来表示时的十位数，　“Ｐ”　３１，３２，３３，３４位用来表示天的个位数，３６，３７，　３８，３９位表示天的十位数，４１，４２位表示天的百　位数。ＴＯＤ用８Ｏ至９７中除了８９位的ｌ７位表示。　一类型３　图ｌ　Ｂ码码元　帧的波形图如图２所示。　ｚ　ｚ　ｚ　Ｐ　ｚ　ｚ　ｚ‘ｊ『２１４　ｚ　ｚ　６　３６５天（平年１２月３１日）２３时５９分５９．９５秒ＴＯＤ８６３９９秒　图２Ｂ码一帧数据格式　（ＤＳＰ）进行软件调制解调，ＦＰＧＡ进行辅助的波　２　Ｂ码（ＤＣ）调制解调处理方式　Ｂ码调制解调在硬件电路的设计上，充分考虑　了系统功能的可扩充性，使用了基于ＦＰＧＡ的结构，　形产生，采用软件方法调制解调，数据采样处理都　有一定的时延，并且使用的ＣＰＵ不同，使用的软　件（包括版本）不同，造成的时延有很大的随机性。　硬件设计优点：　（１）数据的采样和处理同时进行，如果硬件　提高了Ｂ码的精确性和系统的灵活性。　目前进行Ｂ码设计，通用的做法是使用ＭＣＵ　的时钟周期为１００　ＭＨｚ，那么其处理时延小于　第４期　张建春等：基于ＦＰＧＡ的ＩＲＩＧ．Ｂ码调制解调实现　・３０７・　１０ｎｓ，通过对已使用逻辑门数量的计算，能很精确　的计算出硬件的时延，对Ｂ码精度的提高有很大的　空间，经软件模拟，Ｂ码的精度可达到纳秒级。　（２）可以根据用户的需要进行方案设计。输　出多路接口标准，输出不同精度的时间信息，加入　少量的控制信息，数据信息进行实时传输，加快了　设计速度和提高了设计的灵活性。　因此，基于ＦＰＧＡ的Ｂ码调制解调最适合对时　卫星时　间同步精度有较高要求的系统使用。　３　ＩＲＩＧ．Ｂ（ＤＣ）调制解调　３．１　ＩＲＩＧ．Ｂ码调制功能　图３为直流Ｂ码调制框图。　图３直流Ｂ码调制方案　以上功能共分为以下６个部分：　（１）时间信息接收处理：接收××系统送过　来卫星时间信息及１　ＰＰＳ；　（２）Ｂ码生成器：进行数据的并串转换，并在　确定的位置插入特殊标志，从而形成Ｂ码的串行数　据流，串行数据中包括三种不同的时间控制标志：　２　ｍｓ，５　ｍｓ和８　ｍｓ，这三种标志形成三种控制信息；　用时，守时单元保存实时时间信息；当精准时间信　息不可用时，守时单元输出时间信息，保证整个时　统模块的安全可靠的运行；　（５）脉冲发生器：根据接收的１　ＰＰＳ和时钟信　号生成各种所需的脉冲信息。时钟信号是影响　ＩＲＩＧ．Ｂ（ＤＣ）的同步精度主要因素之一。为保证　精度１００　ｎｓ以内，时钟信号频率不得少于１０　ＭＨｚ，　频率稳定度为±１　ＰＰＭ；　（６）Ｂ码调制器：根据Ｂ码生成器的三个控　制信息，调制出直流Ｂ码信号。　３．２　ＩＲＩＧ．Ｂ码解调功能　（３）时钟驯服：利用精准的１ＰＰＳ信号，对本　地高温补晶振进行时钟驯服；　（４）守时单元：虽然在设计中采用了精准时　间信息，但为防止精准时间信息不可用的情况，或　其它不确定的原因而引起的时间数据异常，需要对　数据做到及时发现、及时处理。当精准时问信息可　图４为直流Ｂ码解调框图。　图４直流Ｂ码解调方案　ＩＲＩＧ—Ｂ解调采用同时输入两路信号，具备自动　监测功能，形成热备份，提高解调终端的工作可靠　性。　３．２．１　ＩＲＩＧ—Ｂ码元识别　ＩＲＩＧ—Ｂ解调过程中，在进行脉冲宽度检测的过　程中引入了容错机制，提高系统工作可靠性。脉冲　宽度为１～３　ｍｓ认定为数据“０”，脉冲宽度为　４—６ｍｓ认定为数据“ｌ”，脉冲宽度为７～９ｍｓ认定　・３０８・　现代导航　２０１２住　为参考码元或位置标志。容错机制的引入增加了解　调能力，消除调制和传输过程中引起的脉冲宽度非　标准化的因素。　需要注意的是解调终端所提取出的１ＰＰＳ的同　步精度与输入的ＩＲＩＧ—Ｂ信号的精度有关，１ＰＰＳ与　输入ＩＲＩＧ．Ｂ校时点的同步精度优于２０　Ｉ１ｓ。　３．２．２　ＩＲＩＧ　Ｂ帧同步　由于以连续出现２个Ｐ标志位定位Ｂ码的一帧　开头，因此准确的帧头定位是对有效数据进行读取　和识别的前提，在获取了连续两个Ｐ标志位后则对　其后的９９个码元进行读取和译码。对帧头的定位，　单独设计一个模块，利用一个带计数器的包含了３　种状态的状态机来实现。三种状态为Ｓ０，Ｓｌ，Ｓ２。　Ｓ０状态表示在工作状态但是还没有接收到Ｐ标志　位，Ｓｌ表示接收到…个尸位信号，Ｓ２表示处于一　帧已经开始的状态。Ｓ０状态时接收到一个Ｐ位则跳　转到状态Ｓ１，否则保持Ｓ０状态不变。在当前状态　是Ｓｌ时，如接收到码元为Ｐ则进入到Ｓ２，否则跳　回状态Ｓ０。在进入Ｓ２状态时利用一个计数器给Ｓ２　状态持续时间计数，在刚进入Ｓ２状态时给它赋值　９９０利用１　ｋＨｚ的时钟信号进行递减计数当计数器　数据为零时将状态ｓ２跳转到状态Ｓ０。帧同步模块　输出一个控制信号控制解调模块对数据位辨别与　提取的开或关。这个控制信号将在ｓ２状态下持续　为高电平其他状态下为低，解调模块将在控制信号　为高的状态下工作。它们之间的状态关系图如图５。　图５帧同步状态机　３．２．３数据位的辨别与提取　本模块在帧同步模块发出的控制信号为高时　解调，根据（３．２．１码元识别）里的识别算法识别帧　头后面的９９个码元。这里生成一个９９×１位的寄　存器。利用这个寄存器对应每帧数据里面的９９个　码元信息。利用ＦＰＧＡ的高速即时地将接收到的码　元识别出来，并同时在每个码元下降沿将码元解调　结果写入对应序列号的寄存器单元中。在帧同步信　号的下降沿，一帧数据结束，将寄存器中有意义的　位数用端口输出。可以实现即时的每秒数据更新输　出。当前百分之一秒数据的输出用一个百位计数器　实现。在帧同步信号下降沿清零且重新开始计数。　利用输入的１　ｌｄ－Ｉｚ时钟信号十分频后的信号做这个　计数器的时钟。可以实现当前时间１％秒的时间精　度输出。　４结束语　随着系统对标准时间信号的性能要求越来越　高，而目前Ｘｉｌｉｎｘ，Ａｌｔｅｒａ以及Ｌａｔｔｉｃｅ等公司都推　出了工作频率更高，布线时延更小的新型ＦＰＧＡ芯　片，所以本设计方案未来可以通过采用新型ＦＰＧＡ　芯片来满足用户不断提高的要求。本文涉及的技术　己在设备上可靠运行，经测试达到设计要求。　参考文献：　［１］ＴｒｕｅＴｉｍｅ　ＩＲＩＧ２００－５　［２］曾繁泰，陈美金．ＶＨＤＬ程序设计［Ｍ］．北京：清华大学　出版社，２００１　［３】史玉琴．基于ＥＰＬＤ的ＩＲＩＧ．Ｂ编／解码器的分析与设计　『Ｊ１．现代电子技术，２００７．３０（４）：７９．８１