基于FPGA的1553B总线编码解码器的设计

计测技术计算机技术与应用・４５・基于ＦＰＧＡ的１５５３Ｂ总线编码解码器的设计李志刚，盖宇　　　　　　　　（空军贵阳局，贵州贵阳５５００２５）摘要：介绍用现场可编程逻辑器件（ＦＰＧＡ）设计实现１５５３Ｂ总线接口板中的曼彻斯特码编解码器。　　　　该设计采用ＶＨＤＬ硬件描述语言编程，并用专门的综合工具Ｓｙｎｐｌｉｆｙ对设计进行综合、优化，在Ｍｏｄｅｌｓｉｍ进行时序仿真，最后在ＦＰＧＡ上实现。关键词：曼彻斯特码；１５５３Ｂ总线；　　　　ＦＰＧＡ　；ＶＨＤＬ中图分类号：　　　　Ｖ２４３．　０２文献标识码：Ｂ文章编号：１００２－６０６１（２００６）０４－００４５－０４Ｔｈｅ　　　　　　　　　Ｄｅｓｉｇｎ　ｏｆ　ｔｈｅ　Ｍａｎｃｈｅｓｔｅｒ　１１　Ｃｏｄｅｒｓ　ａｎｄ　Ｄｅｃｏｄｅｒｓ　ｆｏｒ　ｔｈｅ　１５５３Ｂ　Ｂｕｓ　Ｂａｓｅｄ　ｏｎ　ＦＰＧＡ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　ＬＩ　Ｚｈｉ－ｇａｎｇ，ＧＡＩ　Ｙｕ（Ｂｒ　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　ｅａｕ　ｏｆ　Ｍｉｌｉｔａｒｙ　Ｒｅｐｒｅｓｅｎｔａｔｉｖｅ　ｉｎ　Ｇｕｉｙａｎｇ，Ｇｕｉｙａｎｇ　５５００２５，Ｃｈｉｎａ）　　　　Ａｂｓｔｒａｃｔ：Ｔｈｉｓ　ｐａｐｅｒ　ｄｉｓｃｕｓｓｅｓ　ｔｈｅ　ｄｅｓｉｇｎ　ａｎｄ　ｒｅａｌｉｚａｔｉｏｎ　ｏｆ　ｔｈｅ　ｍａｎｃｈｅｓｔｅｒ　ＩＩ　ｃｏｄｅｒｓ　ａｎｄ　ｄｅｃｏｄｅｒｓｆｏｒ　ｔｈｅ　１５５３Ｂ　ｂｕｓ　ｉｎｔｅｒｆａｃｅ　ｃａｒｄ　ｂａｓｅｄ　ｏｎ　ＦＰＧＡ，Ｔｈｅ　ｄｅｓｉｇｎ　ｉｓ　ｄｅｓｃｒｉｂｅｄ　ｂｙ　ＶＨＤＬ　ｌａｎｇｕａｇｅ　ａｎｄ　ｂｅｆｉｔｔｅｄ　ｔｏ　ｔｈｅ　ＦＰＧＡ　ｃｈｉｐｓ　ａｆｔｅｒ　ｌｏｇｉｃ　ｓｙｎｔｈｅｓｉｚｉｎｇ　ｂａｓｅｄ　ｏｎ　Ｓｙｎｐｌｉｆｙ　ａｎｄ　ｔｉｍｉｎｇ　ｓｉｍｕｌａｔｉｏｎ　ｂａｓｅｄ　ｏｎＭｏｄｅｌｓｉｍ．Ｋｅｙ　　　　　ｗｏｒｄｓ：　ｔｈｅ　ｍａｎｃｈｅｓｔｅｒ　ＩＩ　ｃｏｄｅｒｓ　ａｎｄ　ｄｅｃｏｄｅｒｓ；１５５３Ｂ　ｂｕｓ　；ＦＰＧＡ　；ＶＨＤＬ０引言航空电子综合化系统是以１５５３Ｂ总线为联网工具　　　　而构成的分布式计算机系统，各个独立航空电子子系计算机内。１５５３Ｂ总线有１０种消息格式。每个消息至少包含两个字，每个字有１６个信息位，一个奇偶校验位和３个位长的同步头，所有的消息字都采用曼彻斯特１１型统的处理机完成数据的采集、计算和处理，通过１５５３Ｂ总线接口板完成信息的融合和交换、任务的协调和控制，因此对于１５５３Ｂ总线系统，接口板的设计就显得尤为重要。曼彻斯特码编解码器是１５５３Ｂ总线接口板中不可缺少的重要组成部分。其设计的好坏直接影响１５５３Ｂ总线接口板的性能。本文所介绍的就是其中的编码和解码器的设计实现。码构成。在总线上传输的有三种类型的字：命令字、状态字和数据字，上述三种字的字长都是２０位，字长度２０ｔｃｓ，每位位长１　ｐｓ。前三位都为同步头，虽然命令字和状态字都是先正后负，但由于他们分别由ＢＣ和ＲＴ判断，是可以区别的。本文所设计的１５５３Ｂ总线接口板由ＤＳＰ模块电路　　　　和ＦＰＧＡ模块电路组成，执行通讯协议，正确接收总线上的曼彻斯特编码的数据，按照规定的格式发送曼彻斯特ＩＩ型编码的数据、状态或命令字，实现１５５３Ｂ总线和终端的连接通道的接口功能。其中，曼彻斯特码编解码器由ＦＰＧＡ模块电路实现，用于完成数据的发送和接收、曼彻斯特码的调制与解调、串／并和并串转换、同１　　１５５３Ｂ总线接口板功能ＭＩ　　　　Ｌ－ＳＴＤ－１５５３Ｂ数据总线具有双向传输特性，实时性和可靠性高，广泛应用在军用飞机上。该总线的工作频率是１Ｍｂ／ｓ。采用曼彻斯特１１型码，半双工工作方式。主要的硬件部分为总线控制器（ＢＣ）、远程终端（ＲＴ）、和可选用的总线监控器。一般情况下，这三部分通过一个多路总线接口（ＭＢＩ）来完成。可把ＭＢＩ嵌在步头的产生与检测、状态字的自动响应、ＲＴ地址识别以及错误检测等功能。收稿日期：２００６－０１－０９；收修改稿日期：２００６－０５－２２作者简介：李志刚（１９７３－），男，工程师，硕士，主要从事航空电子综合系统研究。２设计环境美国赛灵思（　　　　Ｘｉｌｉｎｘ）公司最新推出的可编程逻辑器件开发工具ＩＳＥ　（Ｉｎｔｅｇｒａｔｅｄ　Ｓｙｎｔｈｅｓｉｓ　Ｅｎｖｉｒｏｎｍｅｎｔ）提供了完全集成化的可编程逻辑设计环境；用户界面・４６・计算机技术与应用２００６年第２６卷第４期直观友好，只需下列五步就能产生并实现一个设计。据。或者１都为２位编码，所以脉冲宽度最小为５００　ｎｓ・项目形成：　　　　Ｆｉｌｅ－ＮｅｗＰｒｏｊｅｃｔ　；（２　ＭＨｚ），所以发送单元所需要的最小时钟频率为２・产生／添加设计文件：Ｐｒ　　　　ｏｊｅｃｔ￣　　　Ｎｅｗｓｏｕｒｃｅ或ＭＨｚ．Ｐｒｏｊｅｃｔ－Ａｄｄｓｏｕｒｃｅ或Ｐｒｏｊｅｃｔ－Ａｄｄ　Ｃｏｐｙ　ｏｆ　Ｓｏｕｒｃｅ；用３２　　　　　ＭＨｚ的时钟源分频产生该时钟所需要的最・时序约束输入：Ｄｅ　　　　ｓｉｇｎ　Ｅｎｔｒｙ　Ｕｔｉｌｉｔｉｅｓ小分频数为３２／２＝１６，该１６分频的电路原理如图１所Ｃｏｍｓｔｒａｉｎｔｓ　Ｅｄｉｔｏｒ；示。该电路由４个２分频的电路组成，每个２分频电路由・设计实现：　　　　Ｐｒｏｃｅｓｓｅｓ－Ｉｍｐｌｅｍｅｎｔ　Ｄｅｓｉｇｎ；一个Ｄ触发器和一个非门组成，Ｄ触发器的Ｑ输出端通・设计分析。　　　　　　过非门连接到该触发器的Ｄ输人端就可完成２分频功　　　　在ＩＳＥ中，项目导航器（Ｐｒｏｊｅｃｔ　Ｎａｖｉｇａｔｏｒ）是项目管理工具的主体，集成了设计过程中要使用的一系列软件工具，主要包括设计输人（Ｄｅｓｉｇｎ　Ｅｎｔｒｙ），设计综合（Ｄｅｓｉｇｎ　Ｓｙｎｔｈｅｓｉｓ），设计约束（Ｄｅｓｉｇｎ　Ｃｏｎｓｔｒａｉｎｔｓ），设计实现（Ｄｅｓｉｇｎ　Ｉｍｐｌｅｍｅｎｔ），设计仿真（Ｄｅｓｉｇｎ图１分频时钟产生原理电路Ｓｉｍｕｌａｔｉｏｎ）和器件编程（Ｄｅｖｉｃｅ　Ｐｒｏｇｒａｍｍｉｎｇ）．所有这些极大地方便了数字电路的设计，为在实　　　　由于发送单元的时钟周期为５００　　　　　ｎｓ（２　ＭＨｚ），即每位为５００　ｎｓ，同步头的长度为３０００　ｎｓ，所以同步头要用６验室开发实现ＭＩＬ－ＳＴＤ－１５５３Ｂ协议接口提供了有利位来表示，每位数据采用两位，奇偶校验位采用两位，条件。所以整个１５５３Ｂ总线数据要用４０位表示。当ＶＣ５４１０Ａ３受彻斯特码编解码器的总体设计通过ＦＰＧＡ的接口单元向Ｉ／Ｏ口写人数据后，数据进人　　　　１５５３Ｂ总线用的是双相码中的曼彻斯特码。这种码发送单元的缓存中。根据写入的Ｉ／Ｏ地址，发送单元可在每个码位中点处存在一个跳变，＂１”信号是由１到。以形成同步头，例如，写人命令字时，同步头为１１１０００，的负跳，而“０”信号则是由０到１的正跳。所谓双相，是数据字的同步头为０００１１１。对于这４０位数据，在５００　ｎｓ指双极性，本身包含了自定时的信息，能与变压器藕合的时钟下，每周期发送一位。当前正在发送的数据放在协调。曼彻斯特码型适宜用于变压器祸合形式和电缆一个锁存器中锁存，前面一级有一个缓存器，发送完当长度为１５０　ｍ（５００英尺）左右的航电综合系统中。前数据后，如果缓存器中有数据，则把数据取过来放人３．１编码锁存器中进行发送，这样就可以实现数据的连续发送。　　　　曼彻斯特码编码的过程是指ＦＰＧＡ程序模块从而且这时发送单元会把ＦＰＧＡ的ＥＭＰＴＹ引脚输出置ＤＳＰ程序模块接收１６位的ＧＪＢ－２８９Ａ数据、指令和状为低电平，通过ＶＣ５４１０Ａ的异步串行口告诉它缓存器态字，并以１　Ｍｂ／ｓ曼彻斯特１１型编码串行数据发送到空，可以再通过Ｉ／Ｏ端口写入数据。收发器ＨＩ－１５６７，在ＦＰＧＡ程序模块完成包括发送控图２是在Ｍａｘｐｌ　　　　ｕｘＩＩ下的向１／Ｏ地址１Ｆ写人数据制、同步／数据编码、奇偶产生等功能，从其中出来的数２２２２时的仿真波形。图中ｃｌｏｃｋ３２ｍ是３２　ＭＨｚ的时钟，据经过ＨＩ－１５６７完成电平变换后被送到数据总线上。ｔｘｄａｔａａ，ｔｘｄａｔａｂ是编码后要发送到收发器的数据，其发送单元的时钟基准来自于ＴＭＳ３２０ＶＣ５４１０Ａ的　　　　中ｔｘｄａｔａａ是参考数据，ｔｘｄａｔａｂ是它的反相。由于写入３２　ＭＨｚ时钟源。由曼彻斯特１１型编码的特性可知，数地址为１Ｆ所以同步头为１１１０００，奇偶位为０（奇校验）。２４．９６面时亩一一丁Ｌ　　　　图２ＦＰＧＡ发送数据仿真波形　　　　　　在该单元还有一个比较重要的控制信号将所有数据发送完以后，就会把ＴＩＭＥＲＳＴＡＲＴ信号ＴＩＭＥＲＳＴＡＲＴ，它的作用是启动计数器。在发送单元置为高电平，通知超时计数器开始记数，当计测技术ＴＩＭＥＲＳＴＡＲＴ为低电平时，该计数器不会启动。该计数器为一个４＾－１２　Ｌｔｓ的１５５３Ｂ计数器。３．２解码曼彻斯特码解码的过程是指总线接口板接收数据　　　　时，ＦＰＧＡ程序模块从收发器接收曼彻斯特１１型编码的串行数据，实现同步头检出、数据检出、曼彻斯特１１码错误检出、奇偶检测、位／字计数功能，将处理后的数据通过１６位数据线送人ＤＳＰ程序模块进行分析。接收数据是采用采样判定的方法来实现的，采样的时钟是３２　ＭＨｚ，其前提条件是两根数据线ｒｘｄａｔａａ和ｒｘｄａｔａｂ总是反相数据。３．２．１同步头的接收　　　　接收单元的时间基准是３２　ＭＨｚ的输入。根据标准，同步头只可能有两种，１０１＇　，　，１０＇。从接收到的信号波形上看，只可能出现如图３所示的四种情况。所以同步头的识别可分为三类情况（更特殊的情况是数据连续时，此时前一个数据的最后一位和后一个数据的同步头连在了一起）：１）同步头前半部分脉冲宽度是１５００　　　　　ｎｓ，按照标准，误差范围为士１５０　ｎｓ，所以，只要是收到宽度为（１５００士１５０）ｎｓ的脉冲，即是收到了同步头的前半部分。用３２ＭＨｚ的频率来采样计数的话，那么计数值就在４２＾５１之间，也就是说，如果计数器的计数范围在这个区间里，就可以认为是收到了同步头的前半部分，否则，接收单元就继续检测同步头。２）如果同步头后半部分脉冲宽度为１５００　　　　　ｎｓ，按照标准，误差范围为士１５０　ｎｓ，所以，只要是收到宽度为（１５００士１５０）ｎｓ的脉冲，即是收到了同步头的后半部分。用３２　ＭＨ：的频率来采样计数的话，那么计数值就在４２＾－５１之间，也就是说，如果计数器的计数范围在这个区间里，就可以认为是收到了同步头的后半部分，下面就可以接收数据部分了；否则，接收单元就继续检测同步头的前半部分。３）如果同步头后半部分脉冲宽度为２０００　　　　　ｎｓ，按照标准，误差范围为士１５０　ｎｓ，所以，只要是收到宽度为（２００。士１５０）ｎｓ的脉冲，即是收到了同步头的后半部分。用３２　ＭＨＺ的频率来采样计数的话，那么计数值就在５１＾－６２之间。也就是说，如果计数器的计数范围在这个区间里，就可以认为是收到了同步头的后半部分和第一位数据位的前半部分，下面就可以接收剩余数据部分了；否则，接收单元就继续检测同步头的前半部分。计算机技术与应用・４７・５００ｎｓｌ　１５００ｎ１５０ｏｎｓｌ　２０ｏａ󰀀ＴＸＤＡＴＡＡ暨ＴＸＤＡＴＡＢ同步头１同步头２一卿ＴＸＤＡＴＡＡ１５００ｎｓｌｎ０５１巧ＯＯｎｓｌ　２０００ｍＴＸＤＡＴＡＢ同步头３同步头４图３同步头译码原理３．２．２数据位的接收数据位的检测也基本一样，　　　　从波形上看，它也会出现和图３相似的四种情况，不过区别是脉冲的宽度而已。任何两位数据的组合结果只有四种：００，０１，１０，１１；其可能出现的波形如图４所示。可以看出，此时只可能有两种脉冲宽度，（５００士１５０）ｎｓ和（１０００士１５０）ｎｓ，用３２　ＭＨｚ时钟采样计数，相应的计数值的范围是１１＾２０和２６＾３５之间。所以，只要收到的数据位数满足以上两个宽度范围，则数据正确。即完成了数据同步接收。巡跳变点竺５ｎ０ｓ０型１０００　　　　ｓｎ溯／尸跳变点跳变点一竺５ｎｓ尸跳变点０ｎ０ｓ０１０００１０００　　　　ｎＳ　　姗一数据１ｓｎ数据《）图４总线数据译码原理　　　　此后，还应该完成数据部分曼彻斯特ＩＩ译码功能。曼彻斯特ＩＩ码特性是在每位数据脉冲的中间时刻都有一个电压跳变，所以对数据的译码可以从跳变沿分为前后两部分，前后两半部分可能的长度都是（５００士１５０）ｎｓ和（１０００士１５０）ｎｓ，只要在该范围内就可认为收到了一位数据，在跳变沿的后半部分把ｔｘｄａｔａａ取反就是该位数据的值。正确收到数据后，　　　　接收单元把数据保存在Ｉ／Ｏ寄存器ｄａｔａ１５５３中，把同步头的类型和奇偶校验值保存在Ｉ／Ｏ寄存器ｓｔａｔｕｓ１５５３中，同时向中断产生单元送出一个控制信号，向ＶＣ５４１０Ａ发送数据接收好中断ＩＮＴ１，由ＶＣ５４１０Ａ读出该数据和状态信息。如果数据有错误，ＶＣ５４１０Ａ就可以从ｓｔａｔｕｓ１５５３中读出错误的类型。・４８・计算机技术与应用２００６年第２６卷第４期位在前（左边），低位在后，其中不包括同步头和奇偶校　　　　图５是在ＭａｘｐｌｕｓＩＩ下的接收数据仿真波形。其中，ｒｘｄａｔａｌ是１５５３Ｂ总线数据，ｒｘｄａｔａ２是它的反相数据，ｃｌｏｃｋ３２ｍ是时钟信号（３２　ＭＨｚ），　ｒｘｈｉｂｉｔ是从ＶＣ５４１０Ａ过来的控制信号，ｄａｔａｂｕｆｆｅｒ是对数据译码后的缓存，也就是收到的１６位数据，它存放的顺序是高验位（这两位放到了状态寄存器ｓｔａｔｕｓ１５５３中），可以看到，在最后一位收到后，ｄａｔａｂｕｆｆｅｒ中存放的是７ＣＤＢ，通过验证，可知接收数据译码是正确的。接收数据仿真波形仿真及ＦＰＧＡ实现为了确保设计的可行性，必须对设计进行时序仿真；为了提高芯片的性能及资源利用率，要采用专门的信息）就会自动加载到ＸＣＳ３０ＸＬ中，整个过程不超过　　　　　　　　４０　ｍｓ。之后ＸＣＳ３０ＸＬ就可以按照用户所加载配置程序工作。３Ｖ的ＸＣＳ３０ＸＬ器件有如下三种编程模式：　　　　Ｍ１／综合软件对设计进行优化、综合。为此采用Ｓｙｎｐｌｉｆｙ７．　１Ｍ０＝１１，为从串模式；Ｍｌ／ＭＯ＝１０，为主串模式；Ｍ１／进行综合，采用Ｍｏｄｅｌｓｉｍ进行时序仿真。在Ｓｙｎｐｌｉｆｙ中Ｍ０＝０ｘ，为快速模式。通过采取使用有效的代码、优化组合逻辑、减少逻辑延通常在编程开始前，芯片会自动检测ＭＯ脚以确定　　　　时等措施来提高整体性能；进行多个文件的分块设计，编程模式。而在编程结束后，这些引脚就没有用了。当将这些文件映射到顶层文件进行综合，并运用ＶＨＤＬＭＯ脚为高电平时，为从串模式，这也是目前最常用的对单个文件进行编写、仿真和优化。在用到组合逻辑此时ＭＯ脚可悬空。如果要选择时，Ｓｙｎｐｌｉｆｙ会尽量避免锁存器的出现，节省逻辑单元。一种编程模式，实际上，主串模式，则ＭＯ脚必须与地相连或通过１ｋＯ的下拉电Ｓｙｎｐｌｉｆｙ和其它综合软件一样，编译后生成的电子设计阻接地。由于ＳＲＡＭ内部的数据在掉电后会丢失，所交换格式文件（ＥＤＩＦ）可以在Ｍｏｄｅｌｓｉｍ中进行编译、仿以，基于ＳＲＡＭ的ＸＣＳ３０ＸＬ必须配置一个ＥＰＲＯＭ芯真、分配引脚和其它优化处理。因此，采用Ｍｏｄｅｌｓｉｍ和Ｓｙｎｐｌｉｆｙ　７．　１相结合的方法对ＦＰＧＡ进行设计、优化、片，以存放ＸＣＳ３０ＸＬ的编程数据。综合，可提高系统性能和芯片资源的利用率。本设计在Ｘｉ　　　　ｌｉｎｘ公司生产的Ｓｐａｒｔａｎ系列芯片＜ＸＣＳ３０ＸＬ）上进行了实现。它采用的是ＳＲＡＭ工艺，密度高，触发器多，但是缺点是掉电后内部的可编程信息就会消失。因此，需要外接一个配置器件完成开机配５设计总结　　　　该编码解码器在ＩＳＥ完全集成化的可编程逻辑设计环境中采用ＶＨＤＬ语言作为设计输人，用Ｍｏｄｅｌｓｉｍ和Ｓｙｎｐｌｉｆｙ分别进行仿真、综合，主要实现了１５５３Ｂ总线接口板中位／字处理器的功能，其特点在于避开了具体的器件结构，从逻辑行为上对编解码的过程进行描述和设计，用ＶＨＤＬ语言实现了曼彻斯特码的编解码过程。　　　　［１］　Ｄｏｕｇｌａｓ．　ＭＩＬ　ＳＴＤ　１５３３　Ｖａｌｉｄａｔｉｏｎ　ａｎｄ　Ｔｅｓｔ　Ｆａｃｉｌｉｔｙ　［Ａ］．ＩＥＥＥＡ／ＡＩＡＡ　９ｔｈ　ｃｏｎｆｅｒｅｎｃｅ　ｐｒｏｃｅｅｄｉｎｇ［Ｃ］．　１９９０．［２］罗志强．航空电子综合化系统〔Ｍ］．北京：　　　　北京航空航天大学出版社，１９９０．置功能，对于ＸＣＳ３０ＸＬ，　Ｘｉｌｉｎｘ公司规定，应选用专用的配置芯片ＸＣＳ１７Ｓ３０来完成配置。两者的连接如图６所示。参考文献　　　　　　　　　　　　　　　　　　［３〕陆彦，等．航空火力控制技术〔Ｍ］．北京：国防工业出版社，　　　　１９９４．［４〕徐志军，等．ＣＰＬＤ／ＦＰＧＡ的开发与应用〔Ｍ］．北京：电子工业　　　　出版社，２００２．图６本系统中ＸＣＳ３０ＸＬ的配置　　　　当系统刚上电时，ＸＣＳ３０ＸＬ的引脚（除配置引脚外）都处于锁定状态，这时配置器件中的内容（可编程　　　　ＣＰＬＤ／ＦＰＧＡ可编程逻辑器件应用与开发［Ｍ］．北京：［５困王道宪，国防工业出版社，２００４．［６〕石红梅，等．用ＦＰＧＡ实现１５５３Ｂ总线接口中的曼码编解码器　　　　［Ｊ］．单片机及嵌人式系统应用，２００５，（４）：４２－４６．