面向多相机接入的TMS320C6678（IISC-6678）图像处理系统
硬件设计说明书
面向多相机接入的TMS320C6678图像处理系统硬件说明
目录
1. 综述........................................................................................................................... 4
1.1 关键特性......................................................................................................... 4 1.2 功能性综述..................................................................................................... 5 1.3 基础操作......................................................................................................... 5 1.4 引导模式和引导配置的开关设置................................................................. 6 1.5 电源供给......................................................................................................... 6 2. IISC-6678板卡的介绍 .............................................................................................. 7
2.1 IISC-6678板卡的boot模式和boot配置的开关设置 .............................. 8 2.2 JTAG仿真概述 ............................................................................................ 8 2.3 时钟分配....................................................................................................... 9 2.4 I2C Boot EEPROM/SPI NOR Flash ............................................................. 9 2.5 UART .......................................................................................................... 10 2.6 FPGA .......................................................................................................... 10 2.7 千兆以太网接口......................................................................................... 11 2.8 串行RapidIO接口 ..................................................................................... 11 2.9 DDR3外部存储器接口 ............................................................................. 12 2.10 16bit异步外部存储器接口(EMIF-16) .................................................... 13 2.11 HyperLink接口 ........................................................................................ 13 2.12 PCIe接口.................................................................................................. 14 2.13 FMC接口 ................................................................................................. 14 3. IISC-6678板卡物理规格 ........................................................................................ 17
3.1 板卡布局..................................................................................................... 17 3.2 连接器种类................................................................................................. 19
3.2.1 EMU1&DSP_JTAG,TI 60引脚& DSP_JTAG连接器................... 20 3.2.2 JP2,风扇连接器 ............................................................................... 21 3.2.3 J1,HyperLink连接器 ...................................................................... 22 3.2.4 T1、T2,以太网连接器 .................................................................... 23 3.2.5 TAP_FPGA1,FPGA JTAG连接(仅限生产商使用) ....................... 24 3.2.6 J3,FMC连接器................................................................................ 24 3.3 DIP和按钮开关 ......................................................................................... 31
面向多相机接入的TMS320C6678图像处理系统硬件说明
3.3.1 RST_FULL1, Full Reset .................................................................. 32 3.3.2 RST_COLD1, Cold Reset ................................................................ 32 3.3.3 RST_WARM1, Warm Reset ............................................................ 32 3.3.4 SW2,SW3,SW4 和 SW5,DSP Boot模式和配置 .......................... 32 3.3.5 SW6, DSP PCIESS使能和用户自定义开关配置 ......................... 33 3.4 系统LED .................................................................................................... 34 4. 系统电源供给......................................................................................................... 35
4.1 各模块功耗................................................................................................. 35 4.2 电源分配..................................................................................................... 36 4.3 电源上电时序............................................................................................. 37 5. IISC-6678板卡上FPGA 功能描述 ....................................................................... 38
5.1 FPGA概述 ................................................................................................. 38 5.2 FPGA各信号描述 ..................................................................................... 39 5.3 操作顺序..................................................................................................... 45
5.3.1 上电时序............................................................................................ 45 5.3.2 掉电时序............................................................................................ 46 5.4 复位详解..................................................................................................... 46
5.4.1 复位操作............................................................................................ 46 5.4.2 复位开关触发.................................................................................... 47
6. 英文缩写注释......................................................................................................... 49
面向多相机接入的TMS320C6678图像处理系统硬件说明
1. 综述
本章讲述IISC-6678板卡的综述以及它所带有的关键特性和相关图解 1.1 关键特性 1.2 功能性综述 1.3 基础操作 1.4 可配置的开关设置 1.5 电源供给
1.1 关键特性
IISC-6678是一块提供高性能、低成本、单机发展平台的板卡，此平台供用户评估和开发德州仪器的TMS320C6678 DSP的应用软件。IISC-6678板卡也能够提供TMS320C6678的一个硬件基准设计平台。原理图、代码实例和应用注释有助于缩短硬件设计进程和缩短产品投放到市场的周期。
IISC-6678板卡的关键特性：
德州仪器的多核DSP TMS320C6678 DDR3 1333 512M内存 64M的NAND Flash 16M的SPI NOR Flash
两个支持10/100/1000 Mbps数据传输速度的千兆网端口和一个RJ45/RS232连接器
160引脚的LPC FMC接口，它包含SRIO, PCIe, LVDS和电源供给接口。
高性能的HyperLink连接器。
面向多相机接入的TMS320C6678图像处理系统硬件说明
128K-byte I2C EEPROM
用户LED灯、5个指拨开关和4个可控制的LED灯 TI 60引脚的JTAG连接器支持所有外部仿真器类型 直流电源供电(5V/8.0A)
1.2 功能性综述
在TMS320C6000™ DSP平台，TMS320C66x™ DSP是性能最高的定/浮点的一代数字信号处理器。TMS320C6678是属于第三代，高性能的，先进的VLIW架构的DSP。它还被特地设计为高密度有线/无线媒体网关基础设施。还能够很理想地用于IP边界网关，视频转码和传输，视频服务器，智能语音和视频识别应用。C66x设备后向兼容早先的C6000™ DSP平台的部分DSP。 IISC-6678板卡的功能性模块图解示于下图：
图1.1 IISC-6678 板卡功能模块图
1.3 基础操作
IISC-6678板卡是需要TI的CCS开发环境的，并且产品里会附带特定版本
面向多相机接入的TMS320C6678图像处理系统硬件说明
的CCS软件，它是专门针对这个板卡的。 通过外置仿真器，能够把CCS和板卡连接起来。
为了入门这块板卡，请遵守快速安装手册中的说明，安装所有需要的开发工具、驱动和文档。
在安装结束后，请按照以下步骤运行Code Composer Studio 1.用USB仿真器把PC机和板卡连接起来 2.开启板载直流电源(5V/8.0A)进行供电 3.启动PC机上安装的CCS软件
图1.2 IISC-6678 板卡Layout
1.4 引导模式和引导配置的开关设置
IISC-6678板卡有5个指拨开关去决定引导模式、引导配置、设备号、字节存储次序模式、内核锁相环时钟选择和在被DSP复位期间锁定的PCIe模式选择。
1.5 电源供给
通过连接直流电源插座，IISC-6678板卡能够被单个5V/8A电源适配器供电。
面向多相机接入的TMS320C6678图像处理系统硬件说明
5V输入还会被内部的DC/DC的开关电源转换成期望的电压值。
1.DSPA_CVDD(+0.90V~+1.05V)充当DSP的核电压
2.VCC1V0用于供给DSP内部存储和DSP的HyperLink/SRIO/SGMII/PCIe串行收发终端
3.VCC1V5
用于供给
DSP
的
DDR3
缓冲器和
HyperLink/SRIO/SGMII/PCI串行收发校准器和DDR3 SDRAM芯片
4. VCC1V8用于供给DSP的锁相环，DSP的LVCMOS I/O口 5.+1V8用于供给驱动DSP的FPGA I/O口 6. +2.5V用于供给千兆以太网PHY内核
7. VCC1V2用于供给FPGA内核和千兆以太网PHY内核
2. IISC-6678板卡的介绍
本章提供IISC-6678板卡接口的介绍和细节。它包含： 2.1 IISC-6678板卡boot模式和boot配置的开关设置 2.2 JTAG仿真概述 2.3 时钟分配
2.4 I2C Boot EEPROM/SPI NOR Flash 2.5 UART 2.6 FPGA
2.7 千兆以太网接口 2.8 串行RapidIO接口 2.9 DDR3外部存储器接口 2.10 16位异步外部存储器接口 2.11 HyperLink接口
DSP
内
面向多相机接入的TMS320C6678图像处理系统硬件说明
2.12 PCIe接口 2.13 FMC接口
2.1 IISC-6678板卡的boot模式和boot配置的开关设置
IISC-6678板卡有5个可配置的拨码开关：SW2、SW3、SW4、SW5和SW6，当复位结束时，在DSP上电的时候，这几个拨码开关值被锁存在DSP寄存器中，在板卡上电的时候，用户按了FULL_RESET这个按钮后，5个开关就起作用了。
SW2可以控制一般的DSP配置，大字节/小字节存储次序和引导设备的配置。 SW3、SW4、SW5和SW6控制DSP引导设备配置、内核锁相环设置和PCIe模块选择和使能。
图2.1 IISC-6678板卡Boot 模式和配置
2.2 JTAG仿真概述
TI的60引脚的JTAG连接器可以用来进行高速实时仿真，这个JTAG连接器支持TI的所有DSP仿真器，这些仿真器需要提供电源。
访问DSP的第二种方法是通过DSP_JTAG端口来实现的。 外部仿真器和DSP_JTAG端口显示在下图中：
面向多相机接入的TMS320C6678图像处理系统硬件说明
图2.2 IISC-6678板卡JTAG仿真器的连接
2.3 时钟分配
IISC-6678板卡内含了启动TMS320C6678需要的多个时钟源以及在上电时序期间能够被自动配置的其他设备。以下图阐明了在板卡上的系统时钟。
图2.3 IISC-6678板卡时钟分配
2.4 I2C Boot EEPROM/SPI NOR Flash
在TMS320C6678上的I2C总线模块会被DSP使用去控制本地外设ICs或者能够被使用去和系统中的其他控制器进行通信或者可以去实现一个用户接口。
I2C总线能够去连接一个EEPROM。
串行外设互连(SPI)模块提供一个DSP和其他兼容SPI设备之间通信的接口。
面向多相机接入的TMS320C6678图像处理系统硬件说明
这个接口基本应用是用以引导一个SPI ROM的。TMS320C6678上的SPI模块仅用于主模式下。
连接到TMS320C6678上SPI模块的CS0z是一块型号为NUMONYX N25Q128A21的NOR FLASH。存储空间是16MB。
SPI的CS1z被DSP利用去访问FPGA上的寄存器。
图2.4 IISC-6678板卡SPI/EEPROM 的连接
2.5 UART
下图显示了UART在DSP和FPGA之间的连接。
图2.5 IISC-6678板卡UART的连接
2.6 FPGA
通过SW2、SW3、SW4、SW5和SW6控制的引导配置数据，FPGA能够控制DSP的复位机制并且提供引导模式。FPGA同时提供4个供用户使用LED灯并且1个通过控制寄存器来控制的用户开关。
所有的FPGA寄存器都可以通过SPI接口来访问。下图显示了在DSP和
面向多相机接入的TMS320C6678图像处理系统硬件说明
FPGA之间的接口信息。
图2.6 IISC-6678板卡FPGA的连接
2.7 千兆以太网接口
IISC-6678板卡提供两个千兆以太网端口。显示在以下图中：
图2.7 IISC-6678板卡以太网的连接
通过以太网与DSP EMAC相连来对外提供一个接口，它连接到一个千兆比特RJ-45连接器。
2.8 串行RapidIO接口
IISC-6678板卡支持基于串行RapidIO(SRIO)接口的高速串行收发数据。
面向多相机接入的TMS320C6678图像处理系统硬件说明
在TMS320C6678上一共有4个可用的RapidIO端口。所有的SRIO端口连接到板卡上FMC边缘连接器。下图显示了在DSP和FMC边缘连接器之间的连接。
图2.8 IISC-6678板卡SRIO端口的连接
2.9 DDR3外部存储器接口
TMS320C6678上DDR3接口能够连接5个1Gbit DDR3 1333存储芯片。 此结构同时支持DDR3外部存储器接口的16bit、32bit和64bit模式。 板卡上使用了三星DDR3 K4B1G1646x-HCH9 SDRAMs (64Mx16; 667Mhz)来连接到DDR3外部存储器接口上。图2.9阐明了DDR3 SDRAM的使用。
面向多相机接入的TMS320C6678图像处理系统硬件说明
图 2.9 IISC-6678板卡SDRAM的连接
2.10 16bit异步外部存储器接口(EMIF-16)
TMS320C6678上EMIF-16接口上连接着一块512Mb的NAND Flash。EMIF16模块提供了在DSP和异步外部存储器(例如NAND flash和NOR flash)之间的一个接口。对于更多信息，请参考KeyStone Devices用户手册中关于外部存储器接口方面的内容。
板卡上用NUMONYX_NAND512R3A2SZA6E NAND flash连接到EMIF16接口上。图2.10阐明了板卡上EMIF-16的连接。
图2.10 IISC-6678板卡EMIF接口的连接
2.11 HyperLink接口
TMS320C6678提供HyperLink接口，这是一个被设计为每通道工作在12.5 Gbps速度下的4通道串行收发接口。这个接口被用来连接外部加速器。
这个接口包含串行站管理界面，此界面被用来在设备之间发送电源管理信息和实现信息流动的。它由4路LVCMOS输入和4路LVCMOS输出组成，被配置为2个两线式输出总线和2个两线式输入总线。每个两线式总线包含一路数据信号和一路时钟信号。
图2.11阐明了在IISC-6678板卡上HyperLink总线的连接。
面向多相机接入的TMS320C6678图像处理系统硬件说明
图2.11 IISC-6678板卡HyperLink的连接
2.12 PCIe接口
在IISC-6678板卡上，两通道PCIe接口给DSP和FMC连接器之间提供了连接。PCIe接口提供了低引脚数、高可靠性和在串行通信下每通道5.0 Gbps的高速数据传输。
IISC-6678板卡上提供了连接到FMC背板的PCIe接口，图2.12显示了相关连接。
图2.12 IISC-6678板卡PCIe端口的连接
2.13 FMC接口
FMC标准描述了一个通用的模块，它是以一定范围的应用，环境和市场为
面向多相机接入的TMS320C6678图像处理系统硬件说明
目标的。 该标准由包括 FPGA 厂商和最终用户在内的公司联盟开发，旨在为基础板(载卡)上的 FPGA 提供标准的夹层板（子卡）尺寸、连接器和模块接口。通过这种方式将 I/O 接口与 FPGA 分离，不仅简化了 I/O 接口模块设计，同时还最大化了载卡的重复利用率。
FMC 标准与使用 PCI、PCI-X、PCI-E 或 Serial RapidIO 等复杂接口连接到载卡的 PMC 和 XMC 标准不同，FMC 标准只要求核心 I/O收发器电路直接连接至载卡上的 FPGA 即可。
在FMC子模块的设计中，通过固定电信号位置，使用最小的系统支持和灵活的引脚分配，能最大限度地减少设计的精力和资源，不仅提高了效率，而且也带来了诸多显著优势，主要有以下几方面：
（1）设计重复利用性：不管是采用定制的内部板设计还是商用成品 (COTS) 子卡或载卡，FMC 标准有助于将现有的 FPGA / 载卡设计重新用到新的 I/O 上，而这只需更换 FMC 模块并对 FPGA 设计略作调整即可。
（2）数据吞吐量：支持高达 10 Gb/s 的信号传输速率，子卡和载卡之间潜在总带宽达 40 Gb/s。
（3）多I/O：提供充足I/O数量，紧密排列，空间占用少
（4）兼容性：标准化的电源，规范的信号定义，增加彼此的兼容性 （5）稳定性：宽面积接触，采用BGA封装，增加抗震性能
图2.13所示为IISC-6678板卡上FMC接口的连接
面向多相机接入的TMS320C6678图像处理系统硬件说明
图2.13 IISC-6678板卡FMC接口的连接
面向多相机接入的TMS320C6678图像处理系统硬件说明
3. IISC-6678板卡物理规格
本章描述了IISC-6678板卡上物理布局和它的连接器、开关和LED。它包含： 3.1 板卡布局 3.2 连接器种类 3.3 开关 3.4 系统LED
3.1 板卡布局
板卡尺寸是170mm x 80mm。它是一块12层板并且通过连接器JP1来供电。图3.1和3.2显示了IISC-6678板卡的总体布局，图3.3和3.4显示了IISC-6678板卡的尺寸。
图3.1 IISC-6678板卡Package Layout – TOP层
面向多相机接入的TMS320C6678图像处理系统硬件说明
图3.2 IISC-6678板卡Package Layout – BOTTOM 层
图3.3 IISC-6678板卡尺寸– TOP层
面向多相机接入的TMS320C6678图像处理系统硬件说明
图3.4 IISC-6678板卡尺寸– Bottom层
3.2 连接器种类
IISC-6678板卡上有多个连接器，用来连接板卡上的多个接口。
表3.1 IISC-6678板卡的接口说明
Connector JP1 JP2 J1 DSP_JTAG EMU1 T1 T2 TAP_JTAG1 J3 P4 Pins 2 2 36 13 60 18 18 6 160 9 Function DC Power Input Jack Connector FAN connector for +5V DC FAN HyperLink connector for companion chip/die interface External JTAG Connector TI 60-Pin DSP JTAG Connector Gigabit Ethernet RJ-45 Connector Gigabit Ethernet RJ-45 Connector FPGA JTAG Connector FMC (FPGA Mezzanine Card) Connector Extend IO Connector 面向多相机接入的TMS320C6678图像处理系统硬件说明
P3 9 UART Connector 3.2.1 EMU1&DSP_JTAG,TI 60引脚& DSP_JTAG连接器
EMU1是一个TI 60引脚的高速系统追踪JTAG连接器，板卡用的是XDS560V2型号,它用于DSP仿真。
只要外部仿真器插入EMU1连接器，那么外部仿真器就直接连接到DSP了。这些引脚上的I/O电压是1.8V。任何支持1.8V的仿真器都兼容DSP上的这个接口。
EMU1连接器的引脚说明表如下：
表3.2 EMU1连接器引脚说明
Pin Signal Name Pin Signal Name A1 A2 A3 A4 A5 A6 A7 A8 A9 GND GND GND GND GND GND GND Type0(NC) GND C1 C2 C3 C4 C5 C6 C7 C8 C9 ID2(GND) EMU18 TRST# EMU16 EMU15 EMU13 EMU11 TCK EMU10 A10 GND A11 GND A12 GND A13 GND A14 GND A15 TRGRST# B1 B2 B3 B4 B5 ID0(GND) TMD EMU17 TDI EMU14 C10 EMU8 C11 EMU6 C12 EMU4 C13 EMU3 C14 EMU1 C15 ID3(GND) D1 D2 D3 D4 D5 NC GND GND GND GND 面向多相机接入的TMS320C6678图像处理系统硬件说明
B6 B7 B8 B9 EMU12 TDO EMU9 D6 D7 D9 GND GND Type1(GND) GND TVD(+1.8V) D8 B10 EMU7 B11 EMU5 B12 TCK B13 EMU2 B14 EMU0 B15 ID1(GND)
D10 GND D11 GND D12 GND D13 GND D14 GND D15 GND DSP_JTAG为14引脚仿真器，其引脚说明如下表所示：
表3.3 DSP_JTAG 连接器引脚说明
Pin 1 2 3 4 5 6 7 8 9 10 11 12 13 14 Signal Name TMS TRST TDI GND VCC NC TDO GND TCKR GND TCK GND EMU0 EMU1 3.2.2 JP2,风扇连接器
IISC-6678板卡上包含了一个专用的散热风扇。选择的风扇要提供最优的散热效果并且工作在直流5V电压下。连接器JP2用以提供5V电压给风扇。
面向多相机接入的TMS320C6678图像处理系统硬件说明
表3.4 JP2 连接器引脚说明
Pin Signal Name 1 2 5V GND 3.2.3 J1,HyperLink连接器
IISC-6678板卡上通过一个mini-SAS HD+ 4i连接器来提供一个HyperLink连接。这个连接器包含8个串行收发差分对和4个边带集去传输所有的HyperLink信号。此连接器显示于下图3.5，引脚说明显示于下表3.4中，这个连接器是Molex iPass+HD 76867-0011。
表3.5 HyperLink连接器引脚说明
Pin A1 A2 A3 A4 A5 A6 A7 A8 A9 B1 B2 B3 B4 B5 B6 B7 B8 B9 Signal Name HyperLink_TXFLCLK HyperLink_RXFLCLK GND HyperLink_RXP1 HyperLink_RXN1 GND HyperLink_RXP3 HyperLink_RXN3 GND HyperLink_RXPMDAT HyperLink_TXFLDAT GND HyperLink_RXP0 HyperLink_RXN0 GND HyperLink_RXP2 HyperLink_RXN2 GND Pin C1 C2 C3 C4 C5 C6 C7 C8 C9 D1 D2 D3 D4 D5 D6 D7 D8 D9 Signal Name HyperLink_TXPMDAT HyperLink_TXPMCLK GND HyperLink_TXP1 HyperLink_TXN1 GND HyperLink_TXP3 HyperLink_TXN3 GND HyperLink_RXPMCLK HyperLink_RXFLDAT GND HyperLink_TXP0 HyperLink_TXN0 GND HyperLink_TXP2 HyperLink_TXN2 GND 面向多相机接入的TMS320C6678图像处理系统硬件说明
图3.5 HyperLink连接器示意图
3.2.4 T1、T2,以太网连接器
T1，T2是千兆RJ45以太网连接器，集成磁技术。他们被Marvell 千兆以太网收发器88E1111所驱动。连接显示于下表：
表3.6 以太网连接器引脚说明
Pin 1(COM) 2(T1+) 3(T1+) 4(T1+) 5(T1+) 6(T1+) 7(T1+) 8(T1+) 9(T1+) 10(GND) Signal Name 2.5V PHY_MDI0_P PHY_MDI0_N PHY_MDI1_P PHY_MDI2_P PHY_MDI2_N PHY_MDI1_N PHY_MDI3_P PHY_MDI3_N AGND_EARTH 11(LEDG+) 2.5V 12(LEDG_) PHY_LED_RX 13(LEDY-) PHY_LED_LINK1000 14(LEDY+) 2.5V 15(GND) 16(GND) 17(NC) 18(NC) AGND_EARTH AGND_EARTH NC NC 面向多相机接入的TMS320C6678图像处理系统硬件说明
3.2.5 TAP_FPGA1,FPGA JTAG连接(仅限生产商使用)
TAP_FPGA1是一个8引脚的FPGA可编程的JTAG连接器和仅限生产商进行PHY边界测试。引脚说明显示于下图：
表3.7 FPGA JTAG连接器引脚说明
Pin 1 2 3 4 5 6 Signal Name VCC3V3_FPGA GND FPGA_TCK FPGA_TDO FPGA_TDI FPGA_TMS 3.2.6 J3,FMC连接器
FMC标准定义了单宽度(69 毫米 x 76.5 毫米) 和双宽度(139 毫米 x 76.5 毫米)两种尺寸。
FMC 连接器是美国 Samtec公司设计的高密度高速连接器，以用作载卡上的 FPGA 的接口：一种是具有 160个引脚的低引脚数 (LPC) 连接器，另一种则是具有 400个引脚的高引脚数 (HPC) 连接器。这两种连接器均支持高达 2Gb/s 的单端和差分信号传输速率，且到 FPGA 串行连接器的信号传输速率高达 10Gb/s。
HPC 和 LPC 连接器都使用相同的机械式连接器，唯一的差别在于实际上移植哪些信号，因此采用 LPC 连接器的卡也能插入 HPC 处，而且只要适当设计，HPC 卡在插入 LPC 处时还能提供诸多派生功能。此外，除了 68个用户定义的单端信号或者 34个用户定义的差分对外，LPC 连接器还提供了 1个串行收发器、时钟、JTAG 接口和 1个作为基础智能平台管理接口 (IPMI) 命令可选
面向多相机接入的TMS320C6678图像处理系统硬件说明
支持的 I2C 接口。而 HPC 连接器则提供了 160个用户定义的单端信号(或者 80个用户定义的差分对)、10个串行收发器对以及更多时钟。
图3.6至3.9分别为HPC（母头、公头）和LPC（母头、公头）示意图：
图3.6 HPC-Female FMC连接器
图3.7 HPC-Male FMC连接器
图3.8 LPC-Female FMC连接器
图3.9 LPC-Male FMC连接器
表3.8 LPC-FMC (FPGA Mezzanine Card) 连接器引脚说明
Pin C1 C2 C3 C4 Pin Name GND DP0_C2M_P DP0_C2M_N GND Signal Name GND FMC_SSPCK DSPA_SSPCS1 GND 面向多相机接入的TMS320C6678图像处理系统硬件说明
C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17 C18 C19 C20 C21 C22 C23 C24 C25 C26 C27 C28 C29 C30 C31 C32 C33 C34 C35 C36 C37 C38 GND DP0_M2C_P DP0_M2C_N GND GND LA06_P LA06_N GND GND LA10_P LA10_N GND GND LA14_P LA14_N GND GND LA18_P_CC LA18_N_CC GND GND LA27_P LA27_N GND GND SCL SDA GND GND GA0 12P0V GND 12P0V GND GND DSPA_SSPMOSI DSPA_SSPMISO GND GND FMC_GPIO_P5 FMC_GPIO_N5 GND GND FMC_GPIO_P6 FMC_GPIO_N6 GND GND FMC_GPIO_P8 FMC_GPIO_N8 GND GND FMC_GPIO_P10 FMC_GPIO_N10 GND GND FMC_CLKA_125M_P FMC_CLKA_125M_N GND GND FMC_CLKD_156M25_P FMC_CLKD_156M25_N GND GND NC 5V GND 5V GND 面向多相机接入的TMS320C6678图像处理系统硬件说明
C39 C40 Pin D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16 D17 D18 D19 D20 D21 D22 D23 D24 D25 D26 D27 D28 D29 D30 D31 3P3V GND Pin Name PG_C2M GND GND 3V3 GND Signal Name NC GND GND GBTCLK0_M2C_P DSPA_SRIOSGMIICLKP_C GBTCLK0_M2C_N DSPA_SRIOSGMIICLKN_C GND GND LA01_P_CC LA01_N_CC GND LA05_P LA05_N GND LA09_P LA09_N GND LA13_P LA13_N GND LA17_P_CC LA17_N_CC GND LA23_P LA23_N GND LA26_P LA26_N GND TCK TDI TDO GND GND FMC_GPIO_P4 FMC_GPIO_N4 GND FMC_GPIO_P2 FMC_GPIO_N2 GND FMC_GPIO_P3 FMC_GPIO_N3 GND FMC_GPIO_P7 FMC_GPIO_N7 GND FMC_GPIO_P9 FMC_GPIO_N9 GND FMC_GPIO_P12 FMC_GPIO_N12 GND FMC_GPIO_P18 FMC_GPIO_N18 GND PRSNTn PWRENn PERSTn 面向多相机接入的TMS320C6678图像处理系统硬件说明
D32 D33 D34 D35 D36 D37 D38 D39 D40 Pin G1 G2 G3 G4 G5 G6 G7 G8 G9 G10 G11 G12 G13 G14 G15 G16 G17 G18 G19 G20 G21 G22 G23 G24 3P3VAUX TMS TRST_L GA1 3P3V GND 3P3V GND 3P3V Pin Name GND CLK1_M2C_P CLK1_M2C_N GND GND LA00_P_CC LA00_N_CC GND LA03_P LA03_P GND LA08_P LA08_N GND LA12_P LA12_N GND LA16_P LA16_N GND LA20_P LA20_N GND LA22_P NC NC NC NC 3V3 GND 3V3 GND 3V3 Signal Name GND FMC_GPIO_P0 FMC_GPIO_N0 GND GND DSPA_SRIO_TXP3 DSPA_SRIO_TXN3 GND DSPA_SRIO_TXP0 DSPA_SRIO_TXN0 GND DSPA_SRIO_TXP1 DSPA_SRIO_TXN1 GND DSPA_SRIO_RXP0 DSPA_SRIO_RXN0 GND DSPA_PCIe_RX1P DSPA_PCIe_RX1N GND DSPA_PCIe_RX2P DSPA_PCIe_RX2N GND DSPA_SRIO_RXP2 面向多相机接入的TMS320C6678图像处理系统硬件说明
G25 G26 G27 G28 G29 G30 G31 G32 G33 G34 G35 G36 G37 G38 G39 G40 Pin H1 H2 H3 H4 H5 H6 H7 H8 H9 H10 H11 H12 H13 H14 H15 H16 H17 LA22_N GND LA25_P LA25_N GND LA29_P LA29_N GND LA31_P LA31_N GND LA33_P LA33_N GND VADJ GND Pin Name VREF_A_M2C PRSNT_M2C_L GND CLK0_M2C_P CLK0_M2C_N GND LA02_P LA02_N GND LA04_P LA04_N GND LA07_P LA07_N GND LA11_P LA11_N DSPA_SRIO_RXN2 GND DSPA_SRIO_RXP3 DSPA_SRIO_RXN3 GND FMC_GPIO_P14 FMC_GPIO_N14 GND FMC_GPIO_P16 FMC_GPIO_N16 GND FMC_GPIO_P20 FMC_GPIO_N20 GND 1.8V GND Signal Name NC NC GND FMC_GPIO_P1 FMC_GPIO_N1 GND DSPA_PCIe_TX1P DSPA_PCIe_TX1N GND DSPA_PCIe_TX2P DSPA_PCIe_TX2N GND DSPA_SRIO_TXP2 DSPA_SRIO_TXN2 GND DSPA_SRIO_RXP1 DSPA_SRIO_RXN1 面向多相机接入的TMS320C6678图像处理系统硬件说明
H18 H19 H20 H21 H22 H23 H24 H25 H26 H27 H28 H29 H30 H31 H32 H33 H34 H35 H36 H37 H38 H39 H40 GND LA15_P LA15_N GND LA19_P LA19_N GND LA21_P LA21_N GND LA24_P LA24_N GND LA28_P LA28_N GND LA30_P LA30_N GND LA32_P LA32_N GND VADJ GND PCIE_CLK_REF+ PCIE_CLK_REF- GND FMC_GPIO_P11 FMC_GPIO_N11 GND FMC_GPIO_P13 FMC_GPIO_N13 GND FMC_GPIO_P17 FMC_GPIO_N17 GND FMC_GPIO_P15 FMC_GPIO_N15 GND FMC_GPIO_P19 FMC_GPIO_N19 GND FMC_GPIO_P21 FMC_GPIO_N21 GND 2.5V LA [00: 33] _P, LA [00:33] _N-用于LPC上A板块的用户自定义信号 CLK0_M2C_P, CLK0_M2C_N-分配给时钟信号的一对差分对。 CLK1_M2C_P, CLK1_M2C_N-分配给时钟信号的一对差分对。
GBTCLK0_M2C_P,GBTCLK0_M2C_ N-此差分对用做DP数据信号的基准时钟。
DP0_M2C_P, DP0_M2C_N, DP0_C2M_P, DP0_C2M_N-多路千兆网收发器的数据差分对信号。
面向多相机接入的TMS320C6678图像处理系统硬件说明
GA [0:1]-模块的地址信号，用于I2C通道的选择。
TRST_L - JTAG Reset--此信号提供一个在IO夹层模块上TAP控制器的异步初始化功能。
TCK - JTAG Clock--TAP控制器工作的一个独立的时钟基准信号。 TMS - JTAG Mode Select--TAP控制器的状态控制信号。 TDI - JTAG Data In--测试数据和指令的串行写入信号。 TDO - JTAG Data Out--测试数据和指令的串行读信号。
PRSNT_M2C_L - Module present signal--此信号允许载体确定是否存在IO模块。
PG_C2M - Power Good Carrier Card--当电源 VADJ, 12P0V, 3P3V在公差范围内，通过载卡，此信号将维持在高电平。
SCL- System Management I2C serial clock--两线式串行总线上，来自载卡的IO夹层模块的基准时钟信号。
SDA - System Management I2C serial data-I2C数据线信号。 VADJ-从载体到IO夹层模块之间可调节的电压信号。
3.3 DIP和按钮开关
IISC-6678板卡上有3个按钮开关和5个指拨式开关。RST_FULL1、 RST_COLD1和RST_WARM1是按钮开关，SW3、SW4、SW5、SW6和SW9是指拨开关，每个开关的功能被列在下表中：
表3.9 IISC-6678板卡开关说明
Switch RST_FULL1 RST_COLD1 Function Full Reset Event Cold Reset Event (RFU) 面向多相机接入的TMS320C6678图像处理系统硬件说明
RST_WARM1 Warm Reset Event SW2 SW3 SW4 SW5 SW6 DSP Boot mode, DSP Configuration DSP boot Configuration DSP boot Configuration DSP boot Configuration, PLL setting, PCIe mode Selection PCIe Enable/Disable, User Switch 3.3.1 RST_FULL1, Full Reset
按下RST_FULL1按钮开关后，将通过FPGA产生一个传输给TMS320C6678的RESETFULL#信号。它对DSP以及外设进行复位。
3.3.2 RST_COLD1, Cold Reset
这个按钮留着给将来使用。
3.3.3 RST_WARM1, Warm Reset
按下RST_WARM1按钮开关后，将通过FPGA产生一个传输给TMS320C6678的RESET#信号，FPGA将维持传输给DSP的RESET#信号并且通过在PLLCTL中RSCFG寄存器的配置，将DSP实行软复位或硬复位。
3.3.4 SW2,SW3,SW4 和 SW5,DSP Boot模式和配置
SW2, SW3, SW4 and SW5都是4位指拨式开关，能够被用于配置DSP的字节存储次序、boot设备、boot配置和PCIe子系统配置。 SW5 SW4 SW3 SW2
图3.10 SW2, SW3, SW4 and SW5默认设置
面向多相机接入的TMS320C6678图像处理系统硬件说明 表3.10 SW2, SW3, SW4 and SW5, DSP 配置设置
Boot Mode IBL NOR boot on image0(default) IBL NOR boot on image1 IBL NAND boot on image0 IBL NAND boot on image1 IBL TFTP boot I2C POST boot ROM SPI boot ROM SRIO boot ROM Ethernet boot ROM PCIe boot No boot DIP SW2 DIP SW3 DIP SW4 DIP SW5 Pin(1,2.3,4) Pin(1,2.3,4) Pin(1,2.3,4) Pin(1,2.3,4) (off,off,on,off) (on,on,on,on) (on,on,on,off) (on,on,on,on) (off,off,on,off) (off,on,on,on) (on,on,on,off) (on,on,on,on) (off,off,on,off) (on,off,on,on) (on,on,on,off) (on,on,on,on) (off,off,on,off) (off,off,on,on) (on,on,on,off) (on,on,on,on) (off,off,on,off) (on,on,off,on) (on,on,on,off) (on,on,on,on) (off,off,on,off) (on,on,on,on) (on,on,on,on) (on,on,on,on) (off,on,off,off) (on,on,on,on) (on,on,off,on) (on,on,on,on) (off,off,on,on) (on,on,on,off) (on,off,on,off) (off,on,on,on) (off,on,off,on) (on,on,on,off) (on,on,off,off) (off,on,on,on) (off,on,on,off) (on,on,on,on) (on,on,on,off) (off,on,on,on) (off,on,on,on) (on,on,on,on) (on,on,on,on) (off,on,on,on) 3.3.5 SW6, DSP PCIESS使能和用户自定义开关配置
SW6的第一位用来使能DSP上的PCIe模块，第二三四位为用户自定义，以下表格描述了SW6每一位及其对应的功能：
表3.11 IISC-6678板卡SW6引脚功能说明
SW6 Description Default Value Function PCIe module enable.
SW6[1] PCIESSEN 0b (ON) User Switch User Switch User Switch 0 = PCIe module disable 1 = PCIe module enable SW6[2] SW6[3] SW6[4] 0b (ON) 0b (ON) Application software defined 0b (ON) 面向多相机接入的TMS320C6678图像处理系统硬件说明
3.4 系统LED
IISC-6678板卡上有8个LED灯，图3.11显示了它们在板卡上的位置，每个LED的描述被列于下表：
图3.11 IISC-6678板卡LEDs
表3.12 IISC-6678板卡LEDs说明
LED D1~D4 D5 FPGA_D1 FPGA_D2
Color Red Description TX and RX status of Ethernet Yellow&Blue 5V and 3.3V are stable Yellow&Blue Debug LEDs Yellow&Blue Debug LEDs All power rails are stable SYSPG_D1 Green 面向多相机接入的TMS320C6678图像处理系统硬件说明
4. 系统电源供给
本章描述IISC-6678芯片板卡的电源设计方案。 包含以下内容： 4.1 各模块功耗 4.2 电源分配 4.3 上电时序
4.1 各模块功耗
在本小节中电源估算的值是在本设计中使用到的最大功耗值。这样做以便于支持IISC-6678的早期硅样品，此样品一般比最终设计产品功耗要大。 最大化电源供给被计算：
FPGA-0.65W
DSP的散热风扇-1.2W(+5Vdc/0.24A) 时钟发生器或时钟源-3.3W DSP-14.9w(满载) 1、核心供给13W 2、外设供给 1.9W
DDR3-2.63W 5片SDRAM支持DSP的64位ECC纠错码 Misc-0.33W
SGMII(串行媒体接口)-1.14W
面向多相机接入的TMS320C6678图像处理系统硬件说明
表4.1 IISC-6678板卡电源的分配表
Device Input Net Name 5V DSPA_CVDD VCC1V0 1V8 VCC1V5 VCC1V5 VCC0V75 1V8 1V8 3V3CLK 2V5 VCC1V2 VCC1V2 Voltage 5V 1.0V 1.8V 1.5V 1.5V 0.75V 1.8V 1.8V 3.3V 2.5V 1.2V 1.2V 1.8V Description Power Input for IISC-6678 Board DSP Fixed Core Power DSP I/O Power DSP DDR3 and SERDES Power DDR3 RAM Power DDR3 RAM Termination Power NAND Flash Power SPI NOR Flash Power Clock Gen Power PHY Analog and I/O Power PHY Core Power FPGA Core Power FPGA I/O Power for 3.3V bank FPGA I/O Power for 1.8V bank 0.9V~1.05V DSP Core Power TMS320C6678 DDR3 Memory NAND Flash NOR Flash(SPI) ICS8543 88E1111 FPGA VCC3V3_FPGA 3.3V VCC1V8 4.2 电源分配
IISC-6678电源分配如图4.1所示。
面向多相机接入的TMS320C6678图像处理系统硬件说明
图4.1 IISC-6678板卡电源分配示意图
每个稳压器的单端控制能够被提供去灵活地调节上电时序。所有的电源供给方案都要满足周边环境温度的变化，温度范围是0度到45度。
通过使用双路数字控制器耦合场效应晶体管驱动芯片，TMS320C6678核电压能够被供给。其他的DSP供给电压能够被TI的独立的快速反应电源供给。TMS320C6678支持VID接口来控制“Smart-Reflex”核电压控制调节技术，具体请参考TMS320C6678数据手册和其他相关文档。
图4.1中IISC-6678板卡上同时包含了线性电源和开关电源，线性电源用于节省小负载的空间，而开关电源应用于大负载的情况。
4.3 电源上电时序
图4.2 IISC-6678板卡上电时序图
表4.2 IISC-6678板卡上电时序说明表
Step Power rails 1 +3V3 Timing Description Auto When the 5V power is supplied to the IISC-6678 Board, the 3.3V 面向多相机接入的TMS320C6678图像处理系统硬件说明
supply will turn on. +2V5 2 +1V8 10mS VCC1V2 3 4 5 6 7 DSPA_CVDD (DSP AVS core power) VCC1V0 (DSP CVDD1 fixed core power) VCC1V8 (DSP IO power) VCC1V5 (DSP DDR3 power) VCC0V75 5mS 5mS 5mS 5mS 5mS Turn on 2.5V、 1.8Vand1.2V, after 3.3V stable for 10mS. FPGA outputs to the DSP will be locked (held at ground). Enable the CVDD, after 2V5 1V8 VCC1V2 are stable for 5mS. Turn on VCC1V0, after CVDD stable for 5mS. Turn on VCC1V8 after VCC1V0 stable for 5mS. Turn on VCC1V5 afterVCC1V8 stable for 5mS. Turn on VCC0V75 after VCC1V5 stable for 5mS. 5. IISC-6678板卡上FPGA 功能描述
本章包含内容： 5.1 FPGA概述 5.2 FPGA各信号描述 5.3 操作顺序 5.4 复位详解
5.1 FPGA概述
FPGA控制着板卡上的电源时序、复位、DSP的引导模式配置和时钟初始化。FPGA也提供在FMC连接器和DSP之间SRIO和基准时钟。
FPGA也支持4个供用户使用的LED和1个开关，所有FPGA的寄存器都能够被TMS320C6678访问。 IISC-6678板卡上FPGA的关键特征：
面向多相机接入的TMS320C6678图像处理系统硬件说明
板卡的电源时序控制 板卡的复位控制
板卡上时钟源的初始化和控制
DSP上的串行外设接口可以访问FPGA的配置寄存器 提供DSP引导模块配置的开关设置
为DSP访问时钟源配置寄存器提供影子寄存器 提供在FMC和DSP之间的SRIO和基准时钟 提供以太网PHY中断和复位控制接口 支持复位按钮、用户开关和调试LED
5.2 FPGA各信号描述
本小节提供每个信号的细节性描述。根据相关的接口，信号被分到特定的功能组。本手册中使用„#‟或„Z‟放在信号名的后面来表示此信号低电平有效。
以下的符号被用来去描述相关的信号和对应的类型：
I O I/O PU
表5.1 IISC-6678板卡FPGA 引脚功能描述
Input pin Output pin Bi-directional pin Internal Pull-Up
Differential Differential Pair pins
Pin Name IO Type Description DSP Boot & Device configuration: 面向多相机接入的TMS320C6678图像处理系统硬件说明
DSP Boot Mode Strap Configurations: BM_GPIO[00:15] I These switch inputs are used to drive the DSP boot mode configuration during the IISC-6678 Board power up period. DSP GPIO: In normal operation mode, these signals are not driven by the FPGA so that the DSP can use them as GPIO pins. During the IISC-6678 Board DSPA_GPIO[00:15] I/O power-on or during the RESETFULLz asserted period, the FPGA will output the BM_GPIO switch values to the DSP on these pins so the DSP can latch the boot mode configuration. DSP RESET & Interrupts Control : DSP Core Selection Bit: The default value DSPA_CORESEL[0:3] O is 0000b and Register bits define the state of these pins. DSPA_PACLKSEL: This pin is used for the DSP PASS clock selection setting. DSPA_PACLKSEL O The logic of this signal is derived from the BM_GPIO[13:11] state or configured by the FPGA registers. Latch Enable for DSP Local Reset and DSPA_LRESETNMIENZ O NMI inputs: The default value is 1b and a register bit defines the state of this pin. DSP NMI.: The default value is 1b and DSPA_NMIZ O unlocked a register bit defines the state of this pin. DSP Local Reset: The default value is 1b DSPA_LRESETZ DSPA_HOUT DSPA_BOOTCOMPLETE DSPA_SYSCLKOUT DSP_PORZ O I I I O and a register bit defines the state of this pin. DSP HOUT DSP Boot Complete Indication DSP System Clock Output DSP Power-On Reset 面向多相机接入的TMS320C6678图像处理系统硬件说明
DSP_RESETFULLZ DSP_RESETZ Clock Generation: CDCL6010_LOCK CDCL6010_SDA CDCL6010_SCL Power Sequences Control : O O I O O DSP Full Reset DSP Reset LVCMOS status signaling. SDA/SCL bidirectional serial data SDA/SCL serial clock 0.75V Voltage Power Supply Enable : DSPA_VCC0V75_EN O DSPA_VCC0V75_EN is for 0.75V power plane control. 1.0V Voltage Power Supply Enable: VCC1V0_EN O VCC1V0_EN is for 1.0V power plane control. CVDD Voltage Power Supply Enable: CVDD_EN O CVDD_EN is for CVDD power plane control. 1.5V Voltage Power Supply Enable: VCC1V5_INH O VCC1V5_EN is for 1.5V power plane control. 1.8V Voltage Power Supply Enable: VCC1V8_EN O VCC1V8_EN is for 1.8V power plane control. 1.5V Voltage Power Good Indication: VCC1V5_PGOOD I This signal indicates the 1.5V power is valid. 1.0V Voltage Power Good Indication: VCC1V0_PGOOD I This signal indicates the 1.0V power is valid. CVDD Voltage Power Good Indication: CVDD_PGOOD I This signal indicates the CVDD power is valid. System Power Good Indication: This signal is indicated by the FPGA to the system when all the power supplies are valid. SYS_PGOOD I 面向多相机接入的TMS320C6678图像处理系统硬件说明
RESET Buttons and Requests : FULL_RESET I Full Reset Button Input: This button input is used to initiate a Full Reset event. Warm Reset Button Input: This button WARM_RESET I input is used to initiate a Warm Reset event. COLD_RESET (RFU) I Cold Reset Button Input: Reserved for Future Use (RFU). Reset Request from the DSP Emulator TRGRSTZ I Header: A warm Reset sequence will be initiated if an active TRGRSTZ event is recognized by the FPGA. DEBUG LED: Debug LED: The LEDs are used for DEBUG_LED[0:3] FPGA Storage (RFU): FPGA_SPI_CS# FPGA_SPI_SI FPGA_SPI_SCK FPGA_SPI_SO DSP SPI : DSP SPI Serial Data MISO: This signal is connected to the TMS320C6678 DSP DSPA_SSPMISO O SPIDIN pin. This signal is used for serial data transfers from the slave (FPGA) output to the master (DSP) input in the DSP_SSPCS1 asserted period. DSP SPI Chip Select 1: This signal is connected to the TMS320C6678 DSP DSPA_SSPCS1 I SPISCS1 pin. The falling edge of the SSPCS1 from the DSP will initiate a transfer. If SSPCS1 is high, no data transfer can take place. O O O I FPGA SPI Chip Select : (RFU) FPGA SPI Serial Data MOSI : (RFU) FPGA SPI Clock Output : (RFU) FPGA SPI Serial Data MISO : (RFU) O debugging purposes only. It can be configured by the registers in the FPGA. 面向多相机接入的TMS320C6678图像处理系统硬件说明
DSP SPI Serial Data MOSI: This signal is connected to the DSP SPIDOUT pin. This DSPA_SSPMOSI I signal is used for serial data transfers from the master (DSP) output to the slave (FPGA) input. DSP SPI Serial Clock: The FPGASPI FPGA_SSPCK I bus clocks data in on the falling edge of SSPCK. Data transitions therefore occur on the rising edge of the clock. PHY Interface : PHY_INT# I Interrupt Request from 88E111 PHY (RFU) Reset to 88E1111 PHY: This signal is used to reset the 88E1111 PHY device. The PHY_RST# will be asserted during PHY_RST# O the active DSP_PORZ or DSP_RESETFULLZ period. The PHY_RST# logic also can be configured by the DSP accessed register. FMC GPIO FMC_GPIO_P/N[0:21] FPGA_TCK FPGA_TDO FPGA_TDI FPGA_TMS Miscellaneous: FPGA Main Clock Source: A 48 MHz MAIN_48MHZ_CLK_R I clock is used as the FPGA main clock source. DSP Timer 0 Clock: The FPGA provides a 24MHz clock to the DSP timer 0 input. DSPA_TIMI0 O During the IISC-6678 Board Power-on or RESETFULLZ asserted period, the FPGA will drive the PCIESSEN switch state to O, Diff User defined differential signals I O I I FPGA JTAG Clock Input FPGA JTAG Data Output FPGA JTAG Data Input FPGA JTAG Mode Select Input FPGA JTAG TAP Control Port: 面向多相机接入的TMS320C6678图像处理系统硬件说明
DSP for latching. NAND Flash Write Protect: This signal is NAND_WP# O used to control the NAND flash write-protect function. NOR Flash Write Protect: This signal is NOR_WP# O used to control the NOR flash write-protect function. EEPROM Write Protect: This signal is EEPROM_WP O used to control the EEPROM write-protect function. PCIESSEN USER_Define[0:2] FPGA_IO[1:6] FPGA Mode FPGA_M[0:2] I Mode Select. Selects the FPGA configuration mode. Variant Select. Instructs the FPGA how to FPGA_VS[0:2] I communicate with the attached SPI Flash PROM. FPGA Configuration Done. Low during FPGA_DONE I/O configuration. Goes High when FPGA successfully completes configuration. Program FPGA. Active Low. When asserted low for 500 ns or longer, forces FPGA_PROG I the FPGA to restart its configuration process by clearing configuration memory and resetting the DONE and INIT_B pins once PROG_B returns High. I I I/O PCIE Subsystem Enable: This is used for the PCIESSEN switch input. User Defined Switch: This is reserved for the user defined switch input. Extend IO 面向多相机接入的TMS320C6678图像处理系统硬件说明
5.3 操作顺序
本小节描述FPGA的操作顺序，它包含： 5.3.1 上电时序 5.3.2 掉电时序
5.3.1 上电时序
以下提供了FPGA上电时序的详细步骤：
在板卡3.3V电压稳定以及FPGA设计代码被加载后，FPGA就进入上电时序
操作；
FPGA开始上电时序操作，进入IDLE状态，等待10ms后，开启DSPA_CVDD
（CVDD_EN拉高）；
DSPA_CVDD稳定后（即CVDD_PGOOD信号有效）等待5ms，开启VCC1V0
DSP核电压；
VCC1V0 DSP核电压稳定后，等待5ms开启1.8V电压；
1.8V稳定后，启动CDCL6010的配置，同时等待5ms后开启1.5V电压； 1.5V稳定后，等待5ms后开启0.75V电压；
0.75V电压稳定后，等待5ms，检测CDCL6010_LOCK的状态，在CDCL6010
的 锁 相 环 状 态 稳 定 后，FPGA 将 拉 高DSP_RESETz 和DSPA_LRESETz并且使得DSP_PORz和DSP_RESETFULLz保持有效； 在拉高DSP_RESETz和DSPA_LRESETz后，等待5ms，FPGA拉高DSP_PORz
并且依然保持DSP_RESETFULLz有效。再等待5ms，FPGA 将拉高DSP_RESETFULLz。在RESETSTAT#被拉高的这段时间内，DSP采样接在FPGA上的拨码开关值进行引导模式配置。FPGA也将把PCIESSEN开关值
面向多相机接入的TMS320C6678图像处理系统硬件说明
传输给DSP_TIMI0用于DSP引导模式配置； 等待DSP的RESETSTAT#信号从低到高； 至此IISC-6678板卡的上电时序完成。
5.3.2 掉电时序
以下描述了FPGA掉电时序的详细步骤：
一旦系统上电后，如果有任何电源故障发生，将会触发FPGA去进行掉电时
序操作。
一旦被拉低的POWER GOOD信号被FPGA检测到，FPGA将立马把
DSP_PORz和 DSP_RESETFULLz信号发送给DSP。
等待5ms，FPGA将通过使能引脚把所以的系统电源全部关掉并且通过掉电
引脚关闭时钟源，把所有其他的DSP复位信号传输给DSP，锁定从FPGA到DSP的1.8V的输出引脚。
FPGA一直保持着电源上电失败状态直到5V电源被移除或者被恢复。
5.4 复位详解
5.4.1 复位操作
Power On：Power On包括初始化和安排好电源、时钟和DSP启动的时序。 Full Reset：如果DSP上RESETFULLz信号保持低电平。将会导致
RESETSTAT#信号被拉低，从而触发FPGA驱动的引导模式配置。也会复位Marvell PHY。DSP上POR#和RESET#信号保持着高电平。电源供给和时钟无中断工作。
Warm Reset：DSP上RESETz信号保持着低电平，PORz和RESETFULLz信
号保持着高电平。电源供给和时钟无中断工作。
面向多相机接入的TMS320C6678图像处理系统硬件说明
5.4.2 复位开关触发
（1）FULL_RESET-由低电平向高电平转换的一个逻辑低电平将触发一个Full Reset事件。
当按下开关RST_FULL1后，板卡上的FPGA将保持DSP的RESETFULL#信号输入去触发DSP的总复位。DSP上的一切都会复位到默认的状态，引导配置将被锁定并且ROM的引导进程将被初始化。
除了POR,这就相当于板卡上的一个电源周期并且将产生以下的影响： 复位DSP
复位千兆以太网PHY 重载引导参数
保护在I2C EEPROM、NAND FLAS和SPI NOR FLASH中的数据 （2）WARM_RESET-由低电平向高电平转换的一个逻辑低电平将触发一个WARM_RESET事件。
当按下RST_WARM1按钮开关后，FPGA将保持DSP的RESET#的输入信号，它将复位DSP，能够通过软件编程选择硬复位还是软复位，当复位一切东西时，默认硬复位。除了PCIe MMRs, EMIF16 MMRs, DDR3 EMIF MMRs和External Memory 中数据被保留外，软复位与硬复位类似。
引导配置不会被WARM_RESET锁定。另外，当数据块被应用软件预先适当地配置时，Warm Reset将不会复位支持复位隔离的数据块。Warm Reset用来去唤醒低功耗睡眠模式。
在软复位情况下，时钟逻辑和外设的电源控制逻辑不会受到影响。因此外设的状态是不会受到影响的。
面向多相机接入的TMS320C6678图像处理系统硬件说明
以下情况下外部存储内容能够被保存： 在软复位期间：
DDR3 内存控制寄存器：DDR3内存控制寄存器不会复位。此外，如果在开
启软件复位之前，用户使得DDR3 SDRAM处于自更新模式，那么DDR3 存储内容就被保存下来。
PCIe内存控制寄存器：连接到EMIFA的存储的内容被保存下来，EMIFA寄
存器不会被复位。
（3）COLD_RESET-当前设计未被使用。
（4）TRGRSTz-是来自仿真器目标复位信号的由低电平向高电平转换的一个逻辑低电平，它将触发一个Warm Reset事件。
面向多相机接入的TMS320C6678图像处理系统硬件说明
6. 英文缩写注释
Acronyms Terms DDR3 DSP EMIF FPGA RFU I2C JTAG LED PCIE Digital Signal Processor External Memory Interface Field Programmable Gate Array Reserved for Future Use Inter Integrated Circuit Joint Test Action Group Light Emitting Diode PCI express Definition Double Data Rate 3 Interface EEPROM E lectrically Erasable Programmable Read Only Memory SDRAM S ynchronous Dynamic Random Access Memory SERDES Serializer-Deserializer SGMII SRIO UART
Serial Gigabit Media Independent Interface Serial RapidIO Universal Asynchronous Receiver/Transmitter
因篇幅问题不能全部显示，请点此查看更多更全内容