VHDL信号与变量的赋值比较
发布网友
发布时间：2022-04-24 12:50
共3个回答
热心网友
时间：2023-10-13 09:30
信号的赋值用的是" <= "，它的赋值会产生一定的延迟，不是立即到达。
而变量的赋值用的是":=",它的赋值是瞬时的。
热心网友
时间：2023-10-13 09:31
信号只能用<=赋值，而变量<=和：=都能用。
热心网友
时间：2023-10-13 09:31
我博客上有一篇文章你可以看一下，如果还有什么不明白的，请给我留言
http://hi.baidu.com/devilo00o/blog/item/c9a3268304638798f703a6.html
