...entity "xjz" is undefined Verilog编译时遇到的
发布网友
发布时间：2024-10-23 16:44
共1个回答
热心网友
时间：2024-11-06 13:36
你的 verilog top 中没有找到 xjz 这模块
比如：
module top(input wire clk,
input wire rstn,
output wire work);
xjz xjz (
.clk(clk),
.rstn(rstn),
.work(work),
);
endmodule
但是你没有添加 xjz.v 这个文件，那么top找不到 xjz 模块，所以会报错。
