verilog 综合时, 报错说cont2, a directly connected net is driven b...
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发布时间：2024-10-23 16:44
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时间：4分钟前
always@(negedge ph2)和always@(posedge ph2)，在这两个动作下都对cont2有操作，这本身就不能综合出有效电路；给你一个建议 第一个动作 对变量1操作，第二个动作 对变量2操作；最终你要的可以使用变量1和变量2逻辑与、或、非等达到预期输出，仅供参考
