verilog程序,case语句执行不了,请大能帮忙看下
发布网友
发布时间：2024-10-23 16:41
共2个回答
热心网友
时间：2024-11-06 11:41
always@(clk)
begin
if(rst)
begin
#30 RST<=1;
end
else
RST<=0;
end
非仿真环境下是无效的
热心网友
时间：2024-11-06 11:39
给楼主解释下 非阻塞赋值前的延时是不允许的 阻塞赋值前的 或者是连续赋值（可以说组合电路）的延时在综合时会背综合器忽略 但是非阻塞赋值前的延时会报错 所以你的模块错了
always@(clk)
begin
if(rst)
begin
#30 RST<=1;
end
else
RST<=0;
end
